![]() |
ИСТИНА |
Войти в систему Регистрация |
ИСТИНА ЦЭМИ РАН |
||
Программа предназначена для статического анализа описаний цифровой аппаратуры. В качестве входных данных программа принимает файлы с исходным кодом модулей аппаратуры на языках VHDL или Verilog. В качества выходных данных программа предоставляет результаты статического анализа в виде моделей и функциональных тестов для целевых модулей. Поддерживаются следующие виды моделей: граф потока управления, решающие диаграмма охраняемых действий, высокоуровневая решающая диаграмма, расширенный конечный автомат.