Аннотация:С увеличением сложности схем, проектируемых в базисе программируемых логических интегральных схем (ПЛИС), растет и занимаемая ими площадь. Большая занимаемая площадь ведет к увеличению общей длины межсоединений, что является причиной увеличения задержек распространения сигналов и, как следствие, общего ухудшения быстродействия. Кроме того, это приводит к трудностям на этапе трассировки межсодинений ввиду ограниченности трассировочных ресурсов ПЛИС. Таким образом, возрастает потребность в разработке алгоритмов логического ресинтеза и оптимизации проектируемых схем для уменьшения занимаемой ими площади на кристалле. В данной работе предложены архитектурно-ориентированные методы ресинтеза схем для ПЛИС. Результатом применения таких методов является объединение логических элементов схемы с триггерами для случаев, когда выход логического элемента одновременно связан с несколькими логическими элементами или триггерами. Методы апробированы на наборах тестовых схем сборника IWLS 2005, а также некоторых реально разрабатываемых схемах. Описанные в статье методы реализованы в виде программного модуля и внедрены в существующий маршрут проектирования схем для ПЛИС.